Ведущий канала Дваркеш Патель (Dwarkesh Patel) провёл два дня на передовых фабриках и в исследовательских лабораториях корпорации Intel, чтобы выяснить, как выглядит физический предел микроэлектроники и сможет ли полупроводниковая индустрия выдержать взрывной спрос на вычислительные мощности со стороны искусственного интеллекта. Руководители и инженеры компании подробно рассказали о переходе от планарных транзисторов к Gate-All-Around и CFET, экономической целесообразности литографии High-NA EUV, вызовах гибридного бондинга, а также о глобальных производственных «бутылочных горлышках».
🏭 Рождение технологического узла и уроки кризиса 10 нм 0:47
Разработка современного передового техпроцесса — такого как Intel 14A — занимает много лет и требует колоссального объёма предварительных исследований . Как объясняет Крис От (Chris Auth), возглавляющий разработку технологических процессов Intel, находящихся в производстве, цикл подготовки узла к серийному выпуску к финальному этапу включает отладку примерно 2000 индивидуальных технологических операций на фабрике . Каждая операция должна быть выверена до мельчайших деталей, чтобы фабрика могла стабильно обрабатывать тысячи кремниевых пластин в неделю с полной повторяемостью результата .
Рост выхода годных кристаллов (yield) от месяца к месяцу строится на постоянном цикле выявления и устранения микродефектов:
- Внутрилинейная метрология (inline metrology): специализированные сканеры осматривают пластину непосредственно между операциями и отмечают координаты аномалий .
- Электрическое тестирование и сортировка на выходе (end-of-line test): выявление бракованных кристаллов после завершения всех слоёв .
- Лабораторный анализ срезов: с помощью просвечивающих электронных микроскопов (ТЭМ/TEM) инженеры делают поперечные срезы дефектных участков, определяя, между какими слоями возник сбой, и связывая это с конкретным оборудованием на конвейере .
Ключевой управленческий урок Intel извлекла из кризиса своего узла 10 нм. Изначально запуск планировался на 2016 год, но массовое производство началось лишь в 2018 году . Задержка продуктов почти на четыре года привела к обвалу акций компании более чем на 15% за день, в то время как конкурент в лице TSMC вырос на 13% .
По словам Криса Ота, проблема заключалась в «гипермасштабировании» (hyperscaling) :
- Intel установила слишком агрессивные цели по уменьшению размеров элементов.
- Оборудование экстремальной ультрафиолетовой литографии (EUV) сочли не готовым к внедрению на этапе проектирования узла .
- Инженеры пытались компенсировать отсутствие инструментов сложнейшими обходными путями (многократное экспонирование старыми DUV-системами), что перегрузило технологический маршрут .
Хотя в итоге 10 нм стал технологией мирового уровня с превосходным выходом годных кристаллов и низкой себестоимостью , TSMC успела перехватить лидерство. Тайваньская компания внедрила EUV в серию в 2019 году и закрепила успех на 5 нм в 2020-м, в то время как Intel выпустила коммерческие чипы на EUV лишь в 2023 году . В результате Intel ввела жёсткую систему контрольных точек зрелости (phase gates) с чёткими метриками по дефектам и производительности: если идея не готова к дедлайну, её снимают с текущего узла и переносят на следующий .
🔬 От планарных транзисторов к Gate-All-Around и 3D-структурам 6:28
Основой полупроводниковой индустрии с 1960 года служил планарный полевой МОП-транзистор . Он функционирует как переключатель: приложение положительного напряжения к затвору притягивает электроны, формируя проводящий канал между истоком и стоком . Однако по мере уменьшения размеров расстояние между истоком и стоком сократилось настолько, что электроны начали утекать даже в выключенном состоянии .
Чтобы вернуть контроль над утечками тока, затвор стали оборачивать вокруг канала:
- Планарный транзистор: затвор контактирует с каналом только сверху .
- FinFET (внедрён Intel в серию в 2011 году): кремний вытянут в тонкий вертикальный плавник, затвор охватывает его с трёх сторон .
- Gate-All-Around (GAA / наноленты): кремниевый канал разделяется на тонкие ленты, каждая из которых полностью оборачивается затвором со всех четырёх сторон .
Производство GAA требует виртуозного материаловедения: кремниевые наноленты выращивают чередующимися слоями со временным материалом-заполнителем, который вытравливают после высокотемпературного отжига при температуре около 1000 °C . В освободившиеся микроскопические зазоры методом атомно-слоевого осаждения наносят изолирующий слой high-k и металл затвора .
Хотя концепции FinFET и GAA были продемонстрированы в лабораториях почти одновременно (в 1989 и 1988 годах соответственно), промышленный GAA появился у Samsung только в 2022 году . Крис От подчеркивает, что внедрение откладывалось не случайно: пока индустрия могла выжимать производительность из механически деформированного кремния (strained silicon), диэлектриков high-k и FinFET, коммерчески не имело смысла браться за предельно сложные технологии раньше времени .
Эра простого скейлинга Деннарда (Dennard scaling), когда транзисторы делали меньше, и они автоматически становились быстрее и энергоэффективнее, закончилась в начале 2000-х . По оценке Ота, число используемых в фабрике материалов с 1990-х годов выросло примерно в 10 раз .
⚡ Оптика High-NA EUV и подача питания с обратной стороны 13:13
Для техпроцесса 14A корпорация Intel делает ставку на сканеры High-NA EUV следующего поколения . Численная апертура (NA) в них увеличена с базовых 0,33 до 0,55, что позволяет фокусировать более широкий конус экстремального ультрафиолетового света (длина волны 13,5 нм) и уменьшать минимальный размер печатаемых элементов в 1,7 раза за один проход .
Один сканер High-NA EUV обходится примерно вдвое дороже стандартного (около 400 млн долларов против ~200 млн), поэтому в TSMC публично заявили, что переход на High-NA пока экономически нецелесообразен . Однако Крис От объясняет разницу в стратегиях фундаментальными архитектурными различиями:
- В традиционных чипах сигнальные проводники и силовые шины питания упакованы вместе поверх транзисторов .
- Intel внедряет технологию PowerVia (backside power) — перенос силовых цепей питания на обратную сторону кремниевой пластины .
- Благодаря разгрузке верхних слоёв шаг между сигнальными дорожками у Intel шире, что позволяет запечатывать критические слои за один проход High-NA .
- У TSMC без подачи питания с обратной стороны дорожки расположены плотнее, из-за чего даже инструменту High-NA потребовалось бы двойное экспонирование, нивелирующее экономию .
Переход Intel к работе по модели контрактного производства (foundry) заставил компанию разработать формальный набор Process Design Kit (PDK) для сторонних заказчиков . В прошлом при работе в качестве интегрированного производителя (IDM) Intel проектировала кристаллы силами внутренних команд и обходилась без публичных стандартизированных правил проектирования. Ошибки и незрелость ранних версий PDK для узла 18A стали предметом критики на рынке, но для 14A компания готовит полнофункциональный PDK изначально .
🧱 На пути к 2045 году: рутений, CFET и 3D-монолиты 19:20
По оценке Криса Ота, прямое прогнозирование в полупроводниках надёжно работает лишь на горизонте 4 лет, после чего следующий 4-летний шаг приходится переосмысливать заново . Тем не менее, контуры чипов 2045 года просматриваются в исследовательских лабораториях:
- Замена меди на рутений в межсоединениях : медным проводникам требуется защитный барьерный подслой (лайнер), чтобы медь держалась и не диффундировала в диэлектрик . При шаге дорожек около 20 нм лайнер начинает занимать критическую долю проводящего сечения. Рутений можно подвергать прямому травлению без лайнера, за счёт чего на сверхмалых масштабах его проводимость превосходит медь .
- Комплементарные полевые транзисторы (CFET) : в современных чипах логические транзисторы n-типа и p-типа располагаются бок о бок. CFET предполагает размещение одного транзистора непосредственно над другим, что теоретически удваивает плотность компоновки на той же площади . Как отмечает Джек Кавальерос (Jack Kavalieros) из исследовательской лаборатории Intel, главная сложность CFET — колоссальное аспектное соотношение при глубоком травлении и заполнении вертикальных контактов между верхним и нижним транзисторами .
- Двумерные материалы (2D Materials): изучаются дихалькогениды переходных металлов толщиной буквально в один атомный монослой .
- Монолитная 3D-интеграция: чередование слоёв транзисторов и проводников прямо на кристалле, аналогично тому, как 3D NAND наращивает ячейки памяти вертикально .
Главным физическим барьером на пути вертикального масштабирования логики остаются тепловые процессы . В отличие от памяти, логические схемы рассеивают огромное количество энергии, и отвод тепла из внутренних слоёв закрытого 3D-стека пока не имеет стандартного инженерного решения .
⏱️ Оперативная дисциплина: «Hot Topics» и фабричные HotBox 23:50
Успех технологического узла определяется скоростью решения повседневных дефектов на экспериментальных линиях. На закрытом внутреннем совещании «Hot Topics» вице-президент Intel Кевин Фишер (Kevin Fischer) курирует ход работ над узлами 18A и 18A-P .
В полупроводниковой интеграции ожидание полного набора данных губительно для бизнеса:
«В этой индустрии быстро понимаешь: полного набора данных у тебя не будет никогда. Если ты ждёшь исчерпывающих данных, ты ждал слишком долго. Уже слишком поздно», — подчеркивает Кевин Фишер .
В качестве примера он приводит борьбу с дефектом «эпитаксиальных узелков» (epi nodules) . В процессе эпитаксии (выращивания кристаллов кремния истока и стока поверх затвора из газовой фазы) происходит аномальный ускоренный паразитный рост кремния, напоминающий опухоль, что приводит к короткому замыканию соседних транзисторов . Инженеры параллельно тестируют два пути: разработку агрессивного химического очищения для удаления узелков и изменение газовой среды для устранения самой первопричины зарождения дефекта .
Для критических экспериментов фабрика использует систему приоритетов движения партий кремниевых пластин, так называемые «горячие ящики» (hot boxes) . Самый высокий приоритет — HotBox 1: такая партия обслуживается на каждом станке вне очереди . Руководство фабрик не любит использовать этот режим, поскольку он разбалансирует работу всей линии и снижает суммарную утилизацию оборудования — аналогично тому, как выделенная полоса для карпула на перегруженном шоссе простаивает в ущерб общему потоку .
📦 Эволюция корпусирования и гибридный бондинг 39:55
По мере усложнения задач в машинном обучении критическим фактором становится не вычислительная мощность отдельных ядер, а скорость пересылки данных между ними . При масштабировании плоских чипов действует фундаментальное геометрическое противоречие «площадь против периметра»: увеличение сторон кристалла в 2 раза даёт четырёхкратный прирост площади под вычисления, но лишь двукратный прирост периметра для контактов ввода-вывода .
Исторически корпусирование чипов прошло несколько стадий:
- 2D: размещение кристаллов рядом на плате с разводкой проводников через края .
- 2.5D: монтаж чипов бок о бок на общем кремниевом мосте или интерпозере с микроскопическими дорожками .
- 3D с микробугорками припоя: прямое наложение чипов друг на друга, где припой создаёт паразитное сопротивление и ограничивает плотность .
- Гибридный бондинг (Direct Copper-to-Copper Bonding): соединение медных контактов двух полированных поверхностей напрямую без припоя при повышенной температуре и давлении .
Директор группы разработки передовых технологий корпусирования Intel Тайлер Осборн (Tyler Osborn) отмечает, что гибридный бондинг позволяет перейти от стандартного шага контактов в 25 мкм (технология Intel Foveros) к суб-10 мкм, а научные публикации на конференции IEEE ECTC уже демонстрируют надёжные структуры с шагом 0,45 мкм . На таких масштабах корпусирование фактически сливается с внутренними межсоединениями кристалла, снижая энергопотребление интерфейса (в пикоджоулях на бит) и падение напряжения (IR drop) .
Intel развивает два подхода:
- Wafer-to-Wafer (пластина к пластине): доминирует в сенсорах изображения CMOS, но требует идеального совпадения размеров чипов и приводит к потерям годных кристаллов, если дефектный чип одной пластины ложится на рабочий чип другой .
- Die-to-Wafer (кристалл к пластине): предварительно протестированные заведомо годные кристаллы (known good die) монтируются на опорную пластину, что критично для сложной логики .
⚠️ Спрос на ИИ и пределы мировых цепочек поставок 48:07
По словам технического директора Intel Пушкара Ранаде (Pushkar Ranade), спрос на вычисления со стороны ИИ превышает максимальные производственные мощности полупроводниковых фабрик на 40–50%, чего индустрия не видела за всю свою историю . При этом вычислительные потребности ИИ росли втрое каждый год на протяжении десятилетия .
Ранаде подчеркивает, что нарастить выпуск пластин на передовых узлах в 10 раз невозможно в принципе: мировой парк оборудования и мощности поставщиков позволяют в лучшем случае удвоить производство . Главное ограничение кроется не только в нидерландской ASML, выпускающей менее 100 EUV-сканеров в год , но и в дефиците практически любого специализированного технологического оборудования для осаждения, травления и контроля .
Ситуация усугубляется технологической блокировкой: утвердив маршрут узла (например, 18A), фабрика не может заменить один тип инструмента установкой альтернативного производителя . Единственный способ сохранить гибкость — добиваться 80% преемственности и повторного использования парка инструментов при смене поколений (например, от 18A к 14A) .
Индустрия переживает процесс «псевдовертикальной интеграции» :
- 30–40 лет назад сектор был монолитно вертикальным (IDM сами разрабатывали и производили чипы) .
- Затем рынок распался по горизонтали: бесфабричные разработчики (fabless), фабрики (foundries) и поставщики инструментов .
- Сегодня гиперскейлеры и ИИ-лаборатории обладают триллионной капитализацией и способны в одиночку законтрактовать выпуск целой фабрики под собственные заказные чипы .
Экономика фабрик предельно чувствительна к масштабу: около 80% затрат фабрики являются фиксированными . Борьба идёт за каждый процент утилизации мощностей и каждый процент выхода годных кристаллов, что и привело к историческому сокращению числа ведущих производителей с 20 игроков сорок лет назад до трёх выживших на острие прогресса: TSMC, Intel и Samsung .
⚖️ Гонка с TSMC, проект Terafab и переосмысление парадигм 55:13
Отвечая на вопрос о технологическом отставании от TSMC, Пушкар Ранаде утверждает, что с технологической точки зрения Intel уже догнала конкурента . Разрыв в несколько процентов по плотности транзисторов или энергопотреблению несущественен, когда речь идёт об одном поколении, поскольку различные приложения требуют разных типов транзисторов (с низким током утечки, высокой мощностью привода) и библиотек памяти SRAM . Реальное отставание Intel заключается в физическом объёме производства: TSMC выпускает более чем втрое больше пластин на передовых узлах и направляет на капитальные затраты (CapEx) около 50 млрд долларов в год против 20 млрд у Intel .
Комментируя планы Илона Маска по строительству собственной гигафабрики для чипов (Terafab) , технический директор Intel отмечает, что Маск осознал масштаб надвигающегося кремниевого голода для своих проектов (Tesla, xAI) . Однако из-за запредельной сложности полупроводникового процесса Intel ведёт переговоры о совместной работе, чтобы ускорить запуск производства . При этом появление новых фабрик само по себе не решит проблему нехватки кремния в мире, если выпуск литографического оборудования останется ограниченным .
Капитальные затраты на возведение фабрик удваиваются каждые 4–5 лет , а стоимость одного модуля литографии со сканером High-NA приближается к 400 млн долларов . По мнению Пушкара Ранаде, полупроводниковая отрасль стала чрезмерно консервативной: инженеры десятилетиями воспринимают принятые нормы чистых комнат и архитектурные подходы как догму . В будущем индустрии предстоит критически переосмыслить фундаментальные основы — вплоть до пересмотра необходимости существующих стандартов чистых помещений или радикального отказа от устаревших 30 лет назад принципов построения процессоров, чтобы преодолеть экономический и физический тупик .
